GB/T 4937.28-2026落地：CDM、HBM与整机ESD测试差异全解析

GB/T 4937.28-2026正式实施之后，来问我同一个问题的同事和同行明显变多了：CDM到底是什么？它和已经做了十来年的HBM测试有什么区别？整机ESD又该怎么对应？

这三个词都带“ESD”，看起来像一家人，实际完全不是一个物种。HBM模拟的是人手摸芯片，CDM模拟的是器件自己带电之后碰地，整机ESD模拟的是人手拿金属工具戳产品外壳。模型不同，波形不同，失效机理不同，判定标准也不同。这篇我就结合自己做器件级ESD评估和系统级ESD整改的实操经验，把它们彻底掰开揉碎。不管你是芯片原厂做设计，还是在一线做硬件、做可靠性、做质量，看完应该都能理清思路。

1. 新国标解决了什么：GB/T 4937.28-2026的来龙去脉

1.1 这个标准到底是干什么的

GB/T 4937.28-2026全称是《半导体器件 机械和气候试验方法 第28部分：静电放电（ESD）敏感度测试 充电器件模型（CDM）——器件级》，对应国际电工委员会的IEC 60749-28，测试原理和业界通用的JS-002保持一致。说白了，国家层面终于把CDM测试方法正式写进推荐性国标了。

以前企业做CDM，要么找ESDA的JS-002，要么参考JEDEC的老标准STM5.3.1，要么直接按客户自己的企标执行。检测报告各说各话，一个“CDM 500V通过”背后的测试座、波形校准、放电方法可能完全不一样，数据根本没有可比性。现在有了统一的国标口径，原厂、模组厂、方案商、终端客户、第三方实验室对“CDM等级”的理解终于能在同一个坐标系里对齐。

这里要特别说一句：GB/T 4937.28-2026是“器件级”测试标准，测试对象是单颗芯片/单颗器件本身，不是整机。这一点很多人一开始会混淆，觉得自己既然做过了整机ESD测试，器件级的CDM就可以不看。完全两码事，后面细讲。

1.2 为什么以前没人提CDM，最近突然绕不开

早年IC工艺线宽大，栅氧化层厚，CDM那一下虽然电流峰值高，但持续时间只有纳秒级，能量小，往往打不坏。但现在不一样了。主流工艺推进到深亚微米甚至先进制程，栅氧已经薄到几纳米，个别先进节点甚至只有1nm出头。这时候CDM的瞬态高压就很致命，过压就是击穿，没有任何商量的余地。

另一个推手是自动化生产。贴片机吸嘴高速运动不停摩擦器件表面，编带、料管、料盘之间也在摩擦起电，自动测试分选机的夹具和器件反复接触分离。真实产线里的ESD事件，很大一部分并不是“人摸了芯片一下”，而是“芯片自己带着电，引脚碰到接地金属瞬间放了一下”。这种场景正好就是CDM模型描述的东西。

再加上车规标准AEC-Q100早就把CDM列为必测项目，消费类芯片这两年也开始在datasheet里写CDM等级。此时出台国标，顺应的是整个行业把CDM从“可选”推向“必选”的大趋势。

1.3 标准落地后，研发、采购、质量流程里具体多了哪些事

从我已经接触到的公司落地情况看，这个标准带来的不是技术上突飞猛进，而是一堆琐碎但必须做的流程变化：

• 研发选型阶段，把CDM等级明确写进元器件规格书要求，不能只看HBM。
• 采购跟供应商索要带CDM数据的结果，最好是有第三方实验室依据GB/T 4937.28-2026出的报告。
• 质量部门把CDM测试纳入来料检验或年度可靠性测试计划。
• 内部评审/客诉分析时，数据来源统一引用新国标，避免两套数据打架。
• 第三方检测机构把CDM能力认可补上，正式报告里开始出现“依据GB/T 4937.28-2026”的字样。

这些事情单拎出来都不难，难在跨部门推动。研发觉得“以前没这个要求也活着”，采购觉得“追着供应商要报告很麻烦”，质量觉得“测试排期又多了”。但说句实在话，等到客退率上来再补课，代价大得多。

2. 三种ESD模型模拟的是三条不同的真实放电路径

2.1 HBM：模拟“人手摸一下”

HBM全称Human Body Model，人体放电模型。人在绝缘地板上走动、穿脱外套之后，人体等效电容上能存住几百伏到几千伏的电荷，这时候用手去摸IC引脚，电荷就会通过引脚泄放进去。等效电路是100pF电容串联1.5kΩ电阻。

这1.5kΩ是整个模型最关键的物理量，它就是皮肤和手指的接触电阻。因为有了这个电阻，HBM的放电电流被明显限制住了：2kV的HBM脉冲，峰值电流算下来只有1.33A左右，上升时间2~10ns，脉冲持续几百纳秒。特点可以概括成“电压挺高、持续时间长、电流不大”。

我习惯把它类比成热水袋烫伤：温度不是极高，但接触时间足够长，能把局部软组织慢慢烫坏。对应到芯片上，就是局部热量积累、金属熔化、结烧毁。

2.2 CDM：模拟“器件自己带电后碰地”

CDM全称Charged Device Model，带电器件模型。芯片在塑料管、编带料盘、贴片吸嘴、测试插座里时，器件本身和周围材料不断摩擦，电荷积累在器件内部的分布电容上。等引脚碰到接地的金属件，电荷就会沿引脚对地瞬间泄放。

这条放电路径最大的特点是没有外部串联电阻。电流只受引脚电感和芯片内部寄生电容、寄生电感约束，所以电流上升极快。JS-002标准要求校准波形上升沿小于400ps，实际测出来的波形可以到几十皮秒的上升速度。整个放电过程在1~2ns内就结束了，但峰值电流非常夸张——一颗10pF量级的器件，在500V CDM下的实测峰值电流可以轻松超过10A，比2kV的HBM还大一个数量级。

打个比方：冬天手指碰金属门把手，电火花“啪”一声，电压高但能量很小。对普通设备这不算什么，但对超薄栅氧的芯片，这个“小能量高压”就是致命的。

2.3 整机ESD：模拟“人手握金属工具戳外壳”

整机ESD测试用的是IEC 61000-4-2模型，国内对应GB/T 17626.2。等效电路是150pF串联330Ω。330Ω模拟的是人手握金属工具接触放电时的阻抗，比人手指的1.5kΩ低不少，所以同样电压下电流更猛。8kV接触放电理论峰值是8000/330，约24A，实测往往冲到30A以上。

但整机ESD和器件级ESD有个本质不同：它的对象是完整的产品，判据是整机功能正不正常，而不是器件有没有物理损坏。测试时的现象可能是黑屏、重启、通信中断、触摸失灵，很多复位一次就好，也有直接烧掉主控的。

2.4 一句话总结三种模型的核心差异

HBM是“放电体带电电别人”，CDM是“器件自己带电电自己”，整机ESD是“带电体和整个产品打交道”。三种模型对应三条完全不同的放电回路，所以测试结果之间没有直接换算关系。不能说“我过了2kV HBM，所以CDM 500V肯定没问题”，也不能说“器件级都过了，整机就一定不死机”。每个模型都得单独面对。

3. 失效机理完全不同：HBM靠热烧，CDM靠电压打穿

3.1 HBM为什么会烧：焦耳热集中在局部

HBM的失效机理主要是热致损伤。电流持续时间长，焦耳热在金属互连、键合点、接触孔、PN结这些局部区域持续积累，温度一路升高直到超过材料熔点。典型表现就是金属熔球、铝互连熔断、键合点烧毁、结区烧穿。

这种失效通常离IO pad不远，因为放电能量从pad进入芯片后，首先冲击的就是金属连线和附近结区。所以HBM失效相对好查，显微镜下直接能看到烧痕，IV曲线也会出现明显的短路或开路特征。

3.2 CDM为什么更隐蔽：IR压降与栅氧过压

CDM的物理过程完全是另一套逻辑。几百皮秒内大电流流过芯片内部的电源和地寄生网络，会在芯片内部产生巨大的IR压降和地电位反弹。举例：5A瞬态电流流过0.5Ω的电源网格，瞬间产生2.5V压差。对1.5V甚至0.8V的核心电路来说，这2.5V直接压在极薄的栅氧化层两端，结果就是击穿。

CDM失效点经常出现在芯片内部深处，离引脚很远，外观完全看不出异常，甚至常规显微镜下都找不到痕迹。这才是CDM最难缠的地方——它不是“烧掉金属”这种肉眼可见的损伤，而是给栅氧埋了一颗“暗雷”。

实际工程中，我遇到下面这些情况会优先怀疑CDM：HBM等级达标但产品在低温低湿度环境批量失效；设备静态正常但一上电就漏电；大芯片多电源域设计，失效位置报在内核区域；客退品回板测试又恢复正常。

3.3 整机ESD失效：软故障、闩锁与潜在损伤

整机ESD的判据按GB/T 17626.2分四类：

• A类：性能正常。
• B类：功能暂时降低，但能自恢复。
• C类：功能降低，需要人工复位。
• D类：损坏，不可恢复。

开发中最头疼的是B类和C类，每次复位都能好，但客户用着用着突然死机，复现概率还不稳定。另一个容易被忽视的是潜在损伤：器件当场不坏，但ESD应力在栅氧化层和结区造成缺陷积累，阈值电压漂移、漏电流变大，可能几百小时后才彻底失效。这种问题最坑，因为返修时量测静态参数一切正常，过了几天在客户现场又坏。

3.4 为什么“HBM过了2kV，产线上照样坏”

一句话：产线上真实的静电事件更多是CDM形态。贴片机吸嘴高速运动摩擦器件表面，编带和料管摩擦起电，自动测试机夹具反复接触器件，产线环境很少出现“一个2kV的人体去摸芯片”，但大量存在“芯片积累了几百伏电荷后瞬间碰地”的场景。

所以HBM通过只是最基础的门槛，根本覆盖不了CDM风险。新版国标把CDM测试正式带到台前，本质上就是在回应这个现实问题。很多公司“HBM测了十几年都没事，怎么这两年突然坏这么多”，大概率不是运气变差，而是以前没有用对的模型去测。

4. 把三种测试的参数和流程放在一张表里，边界立刻清楚

4.1 核心参数对比表

这张表建议直接存下来，写测试报告、评审fail数据、跟供应商撕扯的时候都用得上。尤其注意CDM那行“参考峰值电流”，500V的CDM比2kV的HBM峰值电流还大近一个数量级，这就是为什么CDM应力对薄栅氧芯片更凶险。

4.2 HBM测试怎么跑、判定怎么下

HBM的测试流程相对成熟：样品按标准预处理后，放到自动ESD测试机上，机内继电器矩阵逐组合放电。对每个引脚与其它引脚的组合，分别施加正极性和负极性脉冲，每条件多次。然后离线做I-V复测或参数复测，如果漏电或击穿特性变化超过阈值就判失效。等级从低到高逐级加压，直到找出通过/失效边界。

实操经验提两点。第一，继电器矩阵的寄生参数会影响波形一致性，正式入场前一定要用标准靶标做短路电流校验，确认2kV档位下的峰值电流在1.33A附近。第二，换测试机、换探针卡之后不能直接沿用历史结论，必须做一次系统相关性验证，否则后面所有数据都可能是“假数据”。

4.3 CDM测试的流程和JS-002带来的变化

CDM测试的基本过程是：器件放在测试板的插槽上，高压源通过场感应或直接接触方式让器件带电到目标电压，然后用放电针快速接触某个引脚，电荷经引脚对地瞬间泄放。整个动作的物理本质就是“让器件自己电自己一下”。

需要重点理解的是JS-002给CDM测试带来的变化。老标准STM5.3.1的放电探针电阻是1kΩ，JS-002把它降到了30Ω。放电路径阻抗大幅降低后，波形更陡、峰值电流更大，测试条件明显更严苛。换个说法：同样标称500V的CDM，用JS-002打出来的应力，比用老方法打出来的大得多。

GB/T 4937.28-2026按照JS-002体系制定，等于把更贴近真实产线的严苛条件写进了国标。所以我提醒各家在翻旧数据时，务必先确认它到底用的老方法还是新方法，两套数据不能盲目横向比大小。

4.4 整机ESD测试等级、次数与判据

整机ESD测试一般针对外壳缝隙、连接器、按键、显示模组等用户可接触部位。接触放电和空气放电两项都要做，电压等级根据产品类别和预期安装环境选定。每个测试点每个极性至少放电10次，放电间隔约1秒。

我的习惯是按更高的标准来：除了完成标准考核，还会同步记录功能日志、用示波器抓放电电流波形、通过串口打印复位标志。这样一旦出现B/C类失效，手上有证据，整改方向才清晰。标准判据是A/B/C/D四类，但很多企业在实际操作里会加严——比如要求所有端口在8kV接触放电下达到A类，因为客户现场的条件通常比实验室恶劣。

5. 实测中哪些环节最容易翻车：测试座、环境与失效定位

5.1 测试座寄生电感：CDM“测不准”的第一大来源

CDM波形上升沿只有几百皮秒，放电回路里任何一点寄生电感都会直接影响峰值电流和波形形状。JS-002标准对验证板和校准靶标有明确规定，但实际各实验室用的测试座五花八门。

我自己踩过一个坑：同一批样品，换了一个品牌的测试座之后，原来500V能过的直接变成350V失效。后来反复确认，问题不在芯片，在测试座。测试座的寄生电感、放电针的尖度、与被测引脚的接触压力都会改变放电波形。

这里给两条实操建议。第一，定期用标准靶标芯片验证测试座和整机测试系统的波形参数，确认上升时间、峰值电流没有漂移。第二，长期项目固定测试座型号，不同实验室比对数据之前先确认测试系统配置一致，别拿着两家不同方法的数据直接对比。

5.2 温湿度与预处理：环境对结果影响比想象中大

相对湿度越低，器件表面和绝缘材料越容易积累电荷，同样目标电压下的放电过程和峰值电流都会有变化。实验室湿度一般控制在45%~55%，太低容易复现出偏严的结果，太高又可能让结果偏宽松，两头都失真。

样品测试前需要按标准做预处理，比如高温烘烤、恒温恒湿存放，目的是让器件内部水汽和表面电荷状态稳定。实际操作中还有几个细节：从防潮袋里取器件时要戴接地腕带、用防静电镊子；样品不能在空气里放置过久；测试顺序如果从低压往高压打，一定要记录每颗样品的历史应力，避免把多轮应力叠加误当成单次结果。

5.3 失效定位：不是拆壳拿显微镜看那么简单

CDM失效没有可见烧痕时，我的排查顺序是这样：

1. 用半导体参数分析仪扫IV曲线，对比正常样品的漏电流和雪崩击穿特性，这一步便宜又快速。
2. 用静态功耗对比锁定具体电源域，漏电增大的那一路嫌疑最大。
3. 用EMMI（微光显微镜）或OBIRCH（激光热定位）找到芯片内部的异常发光点或热斑。
4. 用FIB切片加SEM确认失效结构，看是栅氧击穿还是金属桥连。

这套流程对一般公司来说不一定有全套设备，可以外包给专业失效分析实验室。关键是别一上来就直接拆芯片裸片，那样很容易把失效点物理破坏掉，后面再做分析就只能靠猜。

5.4 HBM测试的常见误区：等级高不等于一定安全

第一个误区是“HBM过了就不做CDM”，这个上文已经说了。第二个误区是“CDM等级定得越高越好”。测试等级高确实代表抗ESD能力强，但代价是保护结构更强，可能增大IO漏电、增加寄生电容，影响高速信号完整性和低功耗指标。定等级不是越高越好，而是够用就好。

第三个误区是忽略测试顺序。器件先打高等级HBM再打CDM，前面已经积累了一定损伤，后面测出来的结果根本不能反映真实敏感度。我的习惯是新品评估时HBM和CDM分开取样品，各做各的等级扫描，数据才干净。

6. 防护策略不是一套吃遍天：芯片、板级、产线各有侧重

6.1 芯片端：为CDM单独设计的保护结构

芯片内部的ESD保护网络不是简单一个大尺寸NMOS就能通吃。CDM的瞬态电流峰值更高、上升更快，要求IO到电源/地的泄放路径尽量短、寄生电感尽量小。电源网络之间还要有高效的电源钳位电路，保证在几百皮秒内把电位钳到安全电压。

多电源域芯片尤其要注意跨域路径，避免瞬态干扰通过保护二极管反灌到其它电源域。芯片设计端的ESD仿真也不能只看HBM的TLP结果，CDM需要做瞬态全芯片仿真，依赖3D寄生提取，早期就能发现电源网格压降过大或者保护结构开启速度不够的问题。

如果你是系统设计工程师不是芯片工程师，这里有一个最简单的落地动作：选型时优先选datasheet里明确给出CDM等级的产品，不要只盯着HBM等级。CDM等级代表了芯片对自动化生产和系统级环境瞬态冲击的真实适应能力。

6.2 板级端：TVS选型、串阻和PCB布线的落地做法

板级防护的TVS选型要看三个关键量：

• 钳位电压要低于后端芯片IO/电源的绝对最大额定值，否则TVS还没动作芯片先挂了。
• 响应时间尽量短，普通的压敏电阻响应偏慢，高速ESD场景要选TVS。
• 寄生电容要匹配信号速率，高速差分线上放一个高容TVS可能直接把眼图拉坏，这时候要选低容TVS阵列。

以TFT-LCD显示模组为例，FPC上的防护思路值得参考：数据线和时钟线加低容TVS阵列；背光驱动走线加串阻抑制瞬态电流；屏体金属框可靠接地，让放电电流走金属框而不是走主控。那15条常见的模组ESD设计建议，看起来很多，核心就几个字：让放电电流远离主控芯片。

串阻是最便宜的ESD措施。信号线上串几十欧姆，能把CDM类尖峰的上沿明显削缓，很多时候加了串阻问题就解决了一半。PCB布线方面，TVS到连接器的走线越短越宽越好，确保放电电流优先走TVS；电源和地平面加宽，减小瞬态压降，防止ESD电流在PCB上乱窜。

6.3 产线端：EPA管理与“万用表测ESD”背后的逻辑

有同行在搜“万用表测ESD”，这个搜索词本身说明一线操作有真实需求。万用表确实能测接地电阻、腕带电阻，判断“地线有没有接通”够用了。但EPA（静电防护区域）管理远不止测一遍电阻。

防静电桌垫、地板、腕带、离子风机、屏蔽袋、导电周转箱，这些工具的接地通路要周期性检查；离子风机要定期校准离子平衡度和消散时间；车间湿度要记录在案，低湿度天的ESD失效概率明显偏高。

产线管理里最容易被忽视的是自动化设备的吸嘴、导轨、夹具。这些金属件如果没有良好接地，做高速运动时反而是在不停帮器件“充电”。有条件的公司建议每半年做一次EPA审核，每张工位、每台设备的测量值都记录存档，比偶尔出事再突击检查省心得多。

6.4 一个真实案例：从产线失效率到CDM定位整改

最后讲一个我经手过的实例。一款传感模组在客户SMT线失效率突然从几十ppm抬到上千ppm，退回来的板子把主控换到另一块板上又能正常工作，现场量测静态参数全部正常，非常典型的隐蔽失效。

我们调出母盘分析，HBM等级没有问题，后来用CDM 500V复现，一下就打出了和客退品完全一致的漏电特征。再用EMMI定位，失效点在主控靠近内核的位置，栅氧损伤，和CDM失效的典型位置完全吻合。

整改动作分三步：连接器口加低容TVS，信号线串联22Ω电阻，模组FPC的接地焊盘加宽。三批验证下来，失效率回到基线以下。回头看这个项目，如果BOM评审阶段就把CDM等级写进元器件规格书，至少能少折腾两个月。所以我的建议很简单：从现在起，把CDM当成和HBM同等重要的必测项来对待，规格书、来料检验、新品评审都给它留一席之地，别等失效报告摆在桌面上再想起来补课。