ISSCC 2026 15.7精读：ADC论文拆架构、算FOM与复现

每年二月的 ISSCC digest 一放出来，我习惯先把目录从头到尾扫一遍，挑几篇和手头项目对得上的先啃。2026 这一届，我盯上的是 Session 15 里的第 7 篇。国内同行这几年对 ISSCC 的关注度明显上来了，但真正能把两页纸读透、读完之后还能落到自己电路上的人并不多——大部分人卡在"看懂了每个字，但不知道作者为什么这么选"这一步。

这篇东西不打算复述论文摘要。我想聊的是拿到 ISSCC 2026 的 15.7 之后，我怎么拆它的架构、怎么把作者报出来的 FOM 自己算一遍、怎么判断哪些数字可信、以及如果真要复现，仿真和版图该从哪儿下手。写给自己做笔记，也顺便给正在做模拟／混合信号电路、准备投 ISSCC 或者刚入行的工程师看。做系统选型的朋友也能参考——你们看论文的角度和做设计的不一样，但需要的判断力是一样的。

有一点先说清楚：ISSCC 每年的 Session 编排都会调整，Session 15 具体落在哪个子方向，以你手上那份 digest 为准。下面我按"高速／高精度数据转换器"这条主线来拆，这是 Session 15 出现频率最高的形态之一，而且这套读法平移到电源、有线收发、射频方向上同样成立。

1. 拿到 15.7 之后，我第一遍会怎么看

1.1 两页 digest 装不下的东西，去哪找

ISSCC 的正文通常是两页，加上图，实际可用文字量大概也就一千多词。这个体量注定写不下偏置电流表、时钟树方案、校准算法的收敛条件、版图 floorplan 这些真正决定成败的细节。所以第一遍读的时候，你一定会遇到"这段图里有，文里没解释"的地方，别慌，这是常态，不是你没读懂。

这些缺口一般有四个补法。一是会议随论文一起放出的 slides，讲的时候通常会把关键模块单独展开，尤其是校准环路和时序图，slides 里的信息密度往往比正文还高。二是作者所在课题组的前序会议论文，很多架构是两三年前就开始迭代的，前序文章会把基础版本讲得更透。三是会议结束半年到一年半之后，作者多半会把这篇扩展投到期刊上，扩展版会有更完整的原理推导和实测细节，篇幅是会议版的四到六倍。四是第一作者的学位论文，这个信息量最大，连测试板怎么画的都可能有。

我自己的习惯是：读 ISSCC 正文的时候，旁边开一个空白文档，凡是遇到"这里没说清楚"的地方就记一行，读完再拿着这份清单去 slides 和前序论文里找答案。清单能补上七八成，剩下的就是真正需要你自己推的部分了，那部分恰恰是最有价值的。

1.2 阅读顺序：先图表，后正文

很多人读论文是从引言第一句开始的，我建议改一改。ISSCC 这种两页纸的文章，正文是作者精心组织过的叙述，带有明确的说服意图；图表则相对客观，改起来成本高。所以我的顺序是：标题和作者单位、摘要的最后一句（结论句通常在这里）、系统框图、芯片照片和面积标注、实测结果图、对比表，最后才是正文。

为什么把对比表放这么靠前？因为对比表里作者选择跟谁比、用什么指标比，直接暴露了这篇工作的定位。如果对比表里全是同工艺、同电源、同采样率的近三年工作，说明作者对自己的竞争力有底气；如果表里混进了工艺节点完全不同、甚至是五年前的老工作，那你就要多留个心眼，去看他是不是在某个特定口径下才占优。

芯片照片这栏也值得多看几眼。面积标注会告诉你哪块是核心、哪块是校准、哪块是时钟，比例关系和框图里的相对大小一对照，你就能猜出作者在面积上做了哪些妥协。有些设计框图里画得四平八稳，照片上核心区域却挤成一团，那说明匹配和寄生是他们花了大力气处理的，正文里可能只是轻描淡写提一句。

1.3 版本溯源：把一篇论文读成一条时间线

单看一篇论文，你会觉得所有设计选择都理所当然。把时间线拉长看，才能分辨什么是真创新、什么是工程打磨。

我一般会做这么一件事：把这个课题组近三到五年在同类会议上的相关工作列出来，做一张演进表——年份、架构、采样率、分辨率、功耗、面积、工艺节点，逐行对比。你会看到很有意思的东西，比如某一代突然把功耗砍了一半，翻回去看前序论文，多半是引入了某个校准技术；某一代面积缩了 40%，往前看大概是从闭环放大器换成了开环结构。

这张表还有一个用处：判断这篇 15.7 到底是"新架构"还是"旧架构的极致优化"。前者你要花时间理解它的原理创新点，后者你要花时间研究它的实现技巧。搞清楚这一点，投入精力的分配才合理。我见过有人花两周去啃一个本质上只是版图优化的工作，也见过有人把一个真正有新机理的论文当成"又一个 SAR 变体"翻过去了，挺可惜的。

2. 拆架构：核心思路到底解决了什么矛盾

2.1 从指标反推：功耗和带宽倒逼出来的选择

读架构最忌讳的是一上来就接受作者的框图，然后顺着框图往下看。正确的姿势是从四个硬约束入手：采样率、有效位数、功耗预算、面积预算。这四个指标互相拉扯，架构几乎是被逼出来的。

举个典型场景。如果目标是几百 MS/s 量级、十位出头的有效位数、功耗压到毫瓦级，那你基本只能往 SAR 或者基于 SAR 的混合结构走，因为闪存式架构的比较器数量随位数指数增长，功耗和面积都撑不住；而流水线架构里那个闭环残差放大器，功耗和设计复杂度都会成为瓶颈。反过来，如果目标是十位以上、采样率进到 GS/s，单通道的 SAR 在速度和建立时间上就是极限，只能上时间交织，把 N 个通道错开相位并行跑，代价是要处理通道间的失调、增益和采样时刻失配。

这里有个判断技巧：看论文摘要里的四个数字，如果功耗指标特别扎眼，那这篇的重点多半在"怎么把放大器换掉"或者"怎么把校准的功耗降下来"；如果采样率特别扎眼，重点多半在"交织的失配校准"和"输入带宽"上；如果有效位数特别扎眼，重点就在噪声预算和线性度上。抓住这个主次关系，后面看细节的时候就不会迷路。

2.2 三个关键模块的取舍逻辑

架构定下来之后，真正决定性能的是三个模块：采样网络、比较器、残差处理（或者叫增益级）。这三个地方的取舍逻辑，几乎可以套用到所有数据转换器论文上。

采样网络这块，核心矛盾是开关的非线性。用一个恒定过驱的开关去采一个摆幅接近电源的输入信号，导通电阻会随输入电压变化，带来谐波失真。业界的常规做法是自举，用一个电容把栅压抬到比输入高出一个固定值，让过驱保持恒定。代价是自举电容本身要充电、要承受耐压，时钟馈通和电荷注入也会跟着来。所以你会看到论文里花不少篇幅讲自举开关的实现和版图，别忽略这一段，这往往是 SFDR 能不能做上去的关键。

比较器这块，矛盾在速度和噪声。动态锁存结构速度快、功耗低，但失调大，静态失调直接变成比较器的判决阈值偏移，在 SAR 里会引入 INL 误差。常规处理是加大输入对管的面积降低失配，但面积一大，寄生电容一大，速度就掉；另一个办法是做失调校准，用一组小电容在复位阶段存储补偿量。校准的代价是时序上要多一个相位，而且要求校准精度本身优于比较器噪声。这里有个隐含约束：比较器噪声必须压到远低于量化噪声的水平，否则高位数 SAR 的信噪比直接崩掉。按经验，比较器输入参考噪声应该做到量化台阶的几分之一，具体多少要看冗余和平均策略，别拍脑袋定。

残差处理这块是区分不同世代最明显的地方。闭环 OTA 增益精度高、线性度好，但功耗和面积代价大；开环残差放大器省功耗、速度快，但增益随工艺和温度漂移，必须配后台校准；动态放大器这一路近些年很热，本质是用电荷转移加正反馈短时间内提供增益，省静态电流，但对时序和负载特别敏感。看到一个设计用了动态放大器，你就应该立刻去看它怎么保证增益的收敛一致性，这通常是全文最费笔墨的地方。

2.3 横向对比表里容易踩的坑

对比表是全文最"好看"的一张表，也是最容易误导人的一张。判断的时候至少要看齐四件事：工艺节点、电源电压、输入信号频率、带宽定义口径。

工艺节点这件事影响巨大。同一套架构在先进节点上跑，寄生小、速度高、功耗低，但本征增益低、失配更敏感，做法完全不同。把 28 纳米和 5 纳米的工作放在同一张表里比能效，本身就不太公平，除非作者明确说明是归一化之后的比较。

电源电压同样关键。低压设计在开关驱动和放大器输出摆幅上都要额外妥协，能在低压下做到同样的动态范围，含金量是不同的。

输入频率和带宽定义是最容易被忽略的。有的工作报的是奈奎斯特带宽下的性能，有的是在远低于奈奎斯特的频点上测的，前者难度高得多。还有的把过采样结构里的信号带宽和采样率混着写，看的时候一定要翻到测试章节去核对清楚，别只看结果栏的数字。

3. 把 FOM 自己算一遍：数字背后的口径问题

3.1 三种常见 FOM 口径，别用错

论文里最常出现的是两类品质因数。一类偏"转换效率"，衡量每次量化判决消耗多少能量，单位通常是飞焦每步；另一类偏"信噪比与功耗的折中"，单位是分贝，数值越大越好。有些论文还会给一个只考虑面积或者只考虑带宽的简化版，这些都要看清楚定义再引用。

同一个设计，用不同口径算出来的排序可能完全不一样。所以你在做技术调研、把几篇论文放一起比较的时候，第一步永远是统一口径——要么全部自己按同一个公式重算一遍，要么明确标注"以下比较仅基于作者自报数值，口径不完全一致"。我吃过这个亏，早期做调研时直接把几篇论文的 FOM 抄进表格排序，结果发现排在前面的那篇用的分母是信号带宽，后面几篇用的是采样率的一半，差了将近一个数量级，白忙活一场。

3.2 手算过程：用一组典型值走一遍

光看公式没感觉，代入数字算一遍就清楚了。下面这组数字我用的是常见量级的典型值，你把自己那篇论文的实测值换进去即可。

假设一篇工作在奈奎斯特带宽下的转换器，采样率 200 MS/s，有效位数 10.5 位，总功耗 1.2 mW，信号带宽按采样率的一半算即 100 MHz。

第一步，把有效位数换成信噪失真比。按常用的线性近似，每增加一位有效位数大约带来 6.02 dB 的提升，再加一个 1.76 dB 的常数项，得到约 65.0 dB。

第二步，算转换效率口径的品质因数。分母是采样率乘以二的幂次，二的十点五次方约等于 1448。200 M 乘 1448 约等于 2.90 乘十的十一次方。功耗 1.2 毫瓦除以这个数，得到约 4.14 飞焦每步。这个量级大概是什么概念？十位出头的分辨率做到几个飞焦每步，在近几年的会议论文里属于中上水平，不算惊艳但很扎实。

第三步，算信噪比口径的品质因数。信号带宽除以功耗，得到一个无量纲比值，取对数再乘十，约 109.2 dB；加上前面算出的 65.0 dB，总共约 174.2 dB。

import math fs = 200e6 # 采样率 Hz enob = 10.5 # 有效位数 bit power = 1.2e-3 # 总功耗 W bw = fs / 2 # 奈奎斯特带宽 Hz sndr = 6.02 * enob + 1.76 fom_walden = power / (2 ** enob * fs) # J/conv-step fom_schreier = sndr + 10 * math.log10(bw / power) print(f"SNDR ≈ {sndr:.1f} dB") print(f"Walden FOM ≈ {fom_walden * 1e15:.2f} fJ/conv-step") print(f"Schreier FOM ≈ {fom_schreier:.1f} dB")

这个脚本我一般会存下来，读论文的时候改几个输入就能出结果，比手按计算器快得多，也不容易算错。用 Python 而不是表格的原因很简单：公式里涉及幂次和对数，表格里写公式容易出错，而且改一个参数还得重算一遍。

3.3 测试条件里的隐藏前提

数字算出来之后，还得回到测试条件去验证它成不成立。有几类前提是论文里经常一笔带过、但对结论影响极大的。

一是输入信号的来源。理想的正弦波源和经过滤波器、巴伦、电缆之后的实际信号，谐波和噪声水平完全不是一个量级。论文里如果只写"输入由信号发生器提供"，你就得自己去想它在那个频点上的残余谐波是多少，会不会把实测的 SFDR 顶死。

二是时钟的来源和抖动水平。时钟抖动对高输入频率下的信噪比影响是直接相乘的，按照常见的估算方式，输入频率翻一倍，抖动引入的信噪比上限就掉 6 dB。如果论文只给了时钟的相噪曲线而没给积分带宽和积分区间，你没法复现它的抖动数字。这里有个细节值得盯：积分区间取 10 kHz 到 10 MHz 和取 100 Hz 到 40 MHz，算出来的均方根抖动能差不少，一定要看清楚。

import math f_in = 100e6 # 输入频率 Hz sigma_t = 100e-15 # 时钟均方根抖动 s snr_jitter = -20 * math.log10(2 * math.pi * f_in * sigma_t) print(f"抖动限制的 SNR 上限 ≈ {snr_jitter:.1f} dB")

上面这段算下来大概 84 dB，也就是说时钟抖动本身不是这套指标下的瓶颈，那论文报出来的信噪失真比就可以认为主要由电路自身决定。反过来，如果算出来只有 60 dB 出头，那它报的 70 dB 就得打个问号，或者说明它用了额外的抖动抑制手段。

三是电源和参考的来源。用实验室电源还是开关电源、参考电压是片内产生还是外部提供，都会影响实测结果。片内参考省了外部器件，但要自己扛噪声和温漂，这部分的表现往往最能体现实力。

四是环境温度。很多论文只在室温下测，少数会给一张温度扫描曲线。温度扫描这张图信息量很大，尤其是对带后台校准的设计，它直接反映校准环路的跟踪能力。我读论文时如果有这张图，一定会仔细看曲线的走向和拐点，比看室温下那几个漂亮数字有用得多。

4. 从论文到可复现：验证环境怎么搭

4.1 行为级先行：先算误差预算，再动晶体管

想复现一个架构，最容易犯的错是一上来就画电路。我的做法是先搭行为级模型，把误差预算算清楚，再决定每个模块的指标。

具体来说，把采样网络、比较器、增益级、时钟分别建一个带非理想特性的模型，然后逐个注入误差：采样网络的非线性用几阶多项式来近似，比较器失调和噪声用随机量，增益级的有限增益和压摆用一阶模型，时钟抖动做成一个抖动源。跑一遍蒙特卡洛，看哪个误差项对最终信噪比和线性度的贡献最大，那个模块就是你的设计重点，其余模块做到"刚好够用"就行。

这一步看起来是额外工作，实际能省掉后面大量的迭代。我试过跳过这一步直接进电路，结果做到一半发现噪声预算分配错了，比较器噪声占了一半以上，回头重新设计比较器，前面两个星期基本白干。

行为级模型用什么工具都行，MATLAB 或者 Python 都可以，关键是把误差项拆得足够细。模型里最好把每个误差项都能单独关掉，这样你能快速做敏感性分析。

以采样电容为例，热噪声对信噪比的限制是可以直接估的。在常温下，开关电容采样网络带来的噪声功率与电容值成反比，电容越大噪声越小。一个皮法的采样电容，折算到输入端的均方根噪声大约六十多微伏，对应到差分满摆幅一伏左右的输入，信噪比上限大概七十几分贝。这意味着如果你要十位以上的有效位数，采样电容不能太小，但电容一大，驱动它的放大器就更费功耗、建立时间也更长。这个权衡在行为级阶段就要算清楚，而不是等版图画完了再发现。

4.2 子模块仿真设置里几个必须盯的参数

进了晶体管级仿真之后，有几个设置项是决定结果可信度的，容易被忽略。

采样网络的仿真，一定要用瞬态加傅里叶分析，别只看直流工作点。输入用相干采样频率，保证采样点数与信号周期数互质，否则频谱泄漏会把你自己的谐波淹没掉。仿真的时间步长要设得足够小，至少比时钟周期小一个量级，否则开关瞬间的电荷注入根本看不出来。周期数我一般取到一万个以上，让频谱底噪压下去，才能看清真实的三阶交调。

比较器的仿真，重点是失调和噪声。失调用蒙特卡洛跑，工艺角至少覆盖慢快两角；噪声要在比较器的判决时刻做采样噪声分析，不能用静态噪声分析代替。有些仿真器的噪声分析默认不包含开关电容网络的周期性，跑出来的数字会明显偏乐观，这个坑我踩过。

放大器的仿真，除了增益带宽和相位裕度，一定要看建立时间的尾部。开环结构尤其要注意，增益误差和建立误差往往是耦合的，仿真时要把负载电容、开关寄生、后级输入电容全部带上，否则仿真出来的建立时间会比实测短一大截。这里有个实用技巧：把建立误差画在对数坐标上，看它是不是直线下降。如果尾巴是弯的，说明存在慢速的电荷再分配路径，通常来自偏置网络或者共模反馈，这类问题在时域波形上不明显，但对高位数转换器是致命的。

4.3 版图和后仿：寄生、匹配与电源

前仿真过了不等于能流片。后仿阶段我重点关注三件事：关键节点的寄生电容、匹配结构的对称性、电源和地的走向。

寄生电容这块，采样网络的输入节点和比较器的输入节点最敏感。前者多了寄生会降低输入带宽，后者多了寄生会拖慢再生速度。提取之后如果发现这两个节点的寄生超过前仿设定值的两成，我基本会回去改版图，而不是靠调电路去补偿，因为调电路往往按下葫芦起了瓢。

匹配结构的对称性，主要看单位电容阵列和电流源的布局。电容阵列的走线要保持等长，边缘的单位电容要做 dummy，避免刻蚀偏差导致的系统性失配。这里可以用失配模型做个估算：失配的标准差与器件面积的平方根成反比，比例系数由工艺决定。举个常见的量级，比例系数按毫伏微米计，如果单位管子的宽长乘积只有零点一平方微米，失配标准差会接近十毫伏，这个量级对高位数设计来说偏大，要么加大面积，要么上校准。

电源和地的走向，最容易被忽视也最要命。数字校准逻辑的开关噪声会通过共用的电源轨耦合到模拟前端，表现为输出频谱上的杂散。常见做法是把模拟和数字的电源域分开，中间加去耦，敏感模块用独立的深 N 井隔离。这些在论文里通常只有一句话，但实际做起来可能要占掉不少面积。

4.4 上电测试的 checklist

板子回来之后，我一般按固定顺序上电，避免一上来就把芯片打死。

先只加数字电源，确认时钟能起来、复位正常、寄存器能读写。这一步不需要模拟电源，风险最低。然后加模拟电源，测静态电流，和仿真值对比。静态电流如果明显偏大，先别急着加压，检查是不是有管子进入了异常状态，或者是电源之间的漏电通路。确认无误之后再给输入信号，从低频小幅开始，逐步抬高频率和幅度，每一步都看输出频谱的变化。

测试顺序上有两个经验点。一是先测低输入频率下的信噪失真比，再看高频下的表现。低频下如果都不达标，说明是电路本身的问题，跟输入带宽无关，可以省掉很多排查时间。二是每次改变条件只动一个变量，尤其是电源电压和时钟频率，同时动两个变量的话，出问题了你根本不知道是哪个引起的。

5. 复现路上的常见问题与排查实录

5.1 指标对不上的五类原因

复现时指标对不上是常态，按我自己的经验，原因基本落在这五类里，而且排查顺序也应该按这个来。

第一类是噪声底噪偏高。表现为信噪比整体差几个分贝，但谐波位置和幅度正常。这时候先查采样网络的电容值和开关的寄生，再看比较器的等效输入噪声。有一个快速判断方法：如果底噪随输入幅度线性下降，说明是热噪声主导；如果底噪平坦不变，那更可能是量化噪声或者时钟馈通引起的杂散。

第二类是谐波突然变大。通常出在采样开关的非线性或者放大器的输出摆幅压缩上。把输入幅度减半，如果谐波改善远超过 6 dB，基本可以锁定在压缩上；如果改善接近 6 dB，那就是开关非线性。

第三类是输出频谱上出现等间隔的杂散。这一类基本可以直接锁定到时间交织的通道失配，或者周期性校准逻辑的干扰。看一眼杂散间隔和通道数的关系，就能初步区分。

第四类是低频漂移或者长时间不稳定。这类问题多半来自后台校准环路的收敛特性，或者偏置电路的启动状态。检查校准时序的相位关系，以及环路带宽是不是太大引入了振荡。

第五类是某个工艺角下彻底不工作。这通常是建立时间余量不足或者偏置裕度不够，把仿真的工艺角和温度角补齐，看重灾区在哪一段。

5.2 论文不会写、但你必须知道的事

论文的使命是展示结果，不是教你怎么做。有几件事它基本不会写，但你不知道就一定吃亏。

第一件，校准环路的启动和锁定时间。学术论文通常只报稳态性能，但一个收敛要几百毫秒的校准方案，在很多实际场景里是不可接受的。你如果打算复现，先把收敛时间测出来。

第二件，上电时序的具体要求。有些设计的校准需要在特定时序下启动，时序错了就锁死在一个错误的校准点上。论文里往往只写"上电后自动校准"。

第三件，对输入信号源的要求。很多高线性度的测试是靠着极低失真的信号源撑起来的，如果它要求信号源本身的谐波比被测件低 20 dB，那就是一个很苛刻的前提。

第四件，面积里包不包含校准逻辑和存储。有些设计把校准用的非易失存储算到片外了，面积数字看起来就漂亮很多。

第五件，良率。论文里的芯片通常是挑过的。做产品的时候，同一套设计在百分之一的良率下谈最优指标是没有意义的。

5.3 常见问题速查表

6. 一篇论文怎么变成自己的东西

6.1 我的笔记模板

啃完一篇论文，如果只是读过一遍，两星期之后基本就忘光了。我的做法是强制写一页笔记，格式固定，逼自己把关键信息压缩进去。

模板大致是六栏：第一栏写它解决的问题和四个核心指标，一句话；第二栏写架构选择和这个选择的原因，两三句话；第三栏写三个关键模块各自的实现要点和对应的指标贡献；第四栏抄下所有关键参数，包括电容、电流、电源、时序相位，能抄多少抄多少；第五栏写我认为的可疑点和没看懂的地方；第六栏写如果我要用它的哪个技术，我要改什么。

第四栏和第六栏是最有价值的两栏。第四栏强迫你去正文和图表里挖数字，挖的过程就是理解的过程；第六栏强迫你把论文和自己的工作绑定起来，避免读完之后"觉得挺厉害但跟我没关系"。

6.2 顺着参考文献挖矿

一篇 ISSCC 论文的参考文献通常只有十到二十条，但每一条都是一条线索。我的做法是把参考文献分成三类：一类是同类工作的对比对象，用来建立领域坐标系；一类是方法来源，说明作者的技术是从哪儿借过来的；一类是背景资料，可以快速略过。

第二类最值得深挖。很多时候作者的核心技术并不在原领域，而是从另一个方向迁移过来的。比如数据转换器里用到的某些校准思路，最早可能是从射频或者电源管理那边借来的。沿着这条线往回挖两三层，你往往能找到一个讲得更透彻的源头，那个源头的文章比这篇会议论文好懂得多。

我自己的做法是给每篇重点论文建一个小索引，记下它的方法来源在哪儿，时间长了这张索引网会越来越密，读新论文的速度会明显变快。这是我做了几年之后觉得收益最高的一件事。

最后分享一点个人体会。ISSCC 的论文，尤其是像这篇 15.7 这种结构完整、指标扎实的工作，它的价值不只是那几个数字，而在于它展示了一整套"在限定条件下做取舍"的思路。真要把它读明白，你得在某个环节上亲手碰过壁——比如被采样开关的非线性折磨过两周，或者被后台校准的收敛问题卡住过——再回头看作者写的某一句话，才会有那种"原来是这么回事"的感觉。所以我一直的建议是：读的时候不要只读，挑一个模块自己搭一遍，哪怕只搭行为级。这比读十篇论文管用。